Zähler lassen sich so entwerfen und aufbauen, daß an ihren Ausgängen ein bestimmter Code beim Zählen entsteht.
<>>> Der universelle Grundbaustein eines Dualzählers ist ein als T-Flipflop geschaltetes JK-Master-Slave Flipflop. Zum Zeitpunkt t n+3 werden die beiden JK-Flipflop über das AND-Gatter zurückgesetzt und der Zählvorgang beginnt sofort von vorn. Die auf den Takt bezogenen Teilersignale Q1 und Q2 sind auch nicht mehr zeitsymmetrisch.
Der Reset erfolgt bei dezimal 24, wo der Ausgang Q1 der Zehnerstufe und Q2 der Einerstufe High Signal aufweisen.
Intern ist ein SN 7490 aus vier JK-Master-Slave Flipflops mit zusätzlichen Steuerschaltungen aufgebaut. Den Zählertakt steuert nur das erste Flipflop. ... Réaliser un compteur synchrone modulo 15 sous Isis Proteus Tutorial 4 - … Es soll ein asynchroner Zähler modulo n gebaut werden, der nach einer festgelegten Anzahl Zählschritten (n-1) wieder auf Null springt. Dadurch liegt High Pegel an allen Ausgängen der NAND Gatter. Die Grenzfrequenz, bei der dieser Asynchronzähler noch korrekt anzeigen sollte, errechnet sich damit zu 1,8 MHz.
Die Reset-Eingänge R01 und R02 werden dann mit keinen der Ausgänge verbunden, sondern erhalten Low Pegel. Das ODER Gatter sperrt die Torschaltung am Takteingang. 2 0 obj Nach dem 8.
Beide Zählertypen gibt es additiv als Vorwärtszähler oder subtraktiv als Rückwärtszähler. Um die Schaltung als asynchronen Rückwärtszähler zu nutzen, reicht es anstelle der Q- die Q-nicht Ausgänge zur Anzeige zu bringen. <>/ExtGState<>/XObject<>/ProcSet[/PDF/Text/ImageB/ImageC/ImageI] >>/MediaBox[ 0 0 595.32 841.92] /Contents 4 0 R/Group<>/Tabs/S/StructParents 0>> Der J-Eingang des FF-I hat wieder High Pegel, der aber erst mit der positiven 6. Sie bestehen aus einem Steuerblock und einem Funktionsblock. endobj Die Q-Ausgänge des Zählers sind mithilfe der Vorwahlschalter gesetzt. Es hat zwei Low aktive Takteingänge zum getrennten Ansteuern eines 1-Bit und 3-Bit Zählers, wobei nur die Q-Ausgänge herausgeführt sind. Ausgehend von einem Startwert ist die Erhöhung um den Wert 1 eine wiederkehrende Addition. Die Reset-Schaltung muss anders als bei der Minutenzählung die Einer- und die Zehneranzeige auswerten. Für Zähler und andere komplexe Digitalschaltungen gibt es eigenständige genormte Schaltsymbole.
Takt beginnt der neue Zyklus mit dem Dualwert 000. Der Digitaluhr fehlt noch ein Stundenzähler. Die Funktionskontrolle erfolgte im Simulationsprogramm mit einer Schaltungserweiterung um 7-Segmentanzeigen. Ein Modulo-n-Zähler beginnt bei 0 zu zählen. Gestartet wird eine Zählschleife durch das Umschalten des Freigabeschalters auf Low Pegel. In der Programmiertechnik kann man mit mod sehr leicht bestimmen, ob eine Zahl n gerade oder ungerade ist. Diese nach dem Einschalten statischen Zustände stellen sich aber erst direkt nach dem Low Peak an den Clear R-Eingängen ein. Das Bild zeigt die Schaltung und das Zeitablaufdiagramm des asynchronen 4-Bit Dual-Zählers mit dem SN 7493. 3 0 obj
Er zählt bis zu seinem möglichen Höchstwert. Mit (a b c d) digital (1001) entsteht ein Die Eingangspegel werden auf der positiven Taktflanke in den Master M eingelesen und nach der fallenden Taktflanke vom Slave S ausgegeben. Ein BCD-Zähler wäre ein Modulo-10-Zähler. Der Zähler arbeitet noch richtig, wie an der kontinuierlichen Folge der Dualwerte zum Ende des jeweiligen Taktimpulses zu erkennen ist. Der 4-Bit Vorwärtszähler zählt mit n = 4 Speicherstufen schrittweise von 0 bis 15, seinem Maximalwert 2 Beim SN 7490 sind die Reseteingänge R01 und R02 des NAND Gatters zur freien Beschaltung ebenso herausgeführt wie die Takteingänge des FF I und FF II. Taktflanke die Veränderungen ein. In der Schaltungssimulation stoppt der Zähler mit der Schalterstellung der Freigabe auf High-Pegel, unabhängig von den Pegeln der digitalen Vorwahlschalter. Er zählt bis 9 und schaltet dann auf 0 zurück. Mit einem NAND Gatter vor jedem Preset kann dieses wahlweise auf High oder Low geschaltet werden, um dem Zähler eine Ziffernfolge einzugeben. Ab dort beginnt er wieder ab 0 zu zählen. 4 0 obj
Nach Datenblattangaben ist jedes der Speicher-Flipflops ein JK-Master-Slave-FF. Das Bild zeigt eine vereinfachte Nachbildung mit vier SN 7476 JK-Master-Slave Flipflops. 1Hz Zeitsignal von einem 18-Bit asynchronen Ripplecounter. Liegen einige Vorwahlschalter auf Low Pegel, dann bleiben die entsprechenden Clear Eingänge dieser Flipflops auf dauerhaft Low. Anstelle der beiden linken NAND Gatter sind auch UND Gatter möglich, deren Ausgänge dann ein ODER ansteuern müssen. Takts schaltet nur das FF-III um und nach der fallenden Taktflanke beginnt der Zählzyklus sogleich mit dem Dualwert 000. x��=]o�8����(�
Stufe dar. Asynchroner Dekadenzähler.
Nacheinander werden die Phasen {Q-JK1 = 1, Q-JK2 = 0}, {Q-JK1 = 0, Q-JK2 = 1} und {Q-JK1 = 1, Q-JK2 = 1} durchlaufen. Design asynchroner Zähler. Geben alle Schalter ein High Pegel an die Eingänge der NAND Gatter, so erhalten die Clear Eingänge der Flipflops einen Low Peak, der danach auf statisches High wechselt.